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　　简单来说✿✿ღ，就是先做芯片整体设计（功能✿✿ღ、接口✿✿ღ、模块）✿✿ღ，再做各个模块的设计✿✿ღ。做模块设计的时候✿✿ღ，先设计逻辑原理（写代码）✿✿ღ，然后再用EDA工具转化为逻辑电路图（网表）✿✿ღ，最后再设计物理电路图（版图）✿✿ღ。

　　这不是领导拍脑袋决定的✿✿ღ，而是需要芯片设计团队和客户（甲方）以及利益相关方进行充分沟通✿✿ღ，了解具体设计需求之后确定的✿✿ღ。

　　需求包括✿✿ღ：到底要实现什么功能✿✿ღ，用于什么环境✿✿ღ，算力✿✿ღ、成本✿✿ღ、功耗大概是多少✿✿ღ，需要提供哪些接口✿✿ღ，需要遵循什么安全等级✿✿ღ，等等✿✿ღ。

　　架构工程师要根据规格Spec✿✿ღ，设计具体的实现方案✿✿ღ。包括但不限于✿✿ღ：整个芯片的架构✿✿ღ、业务模块✿✿ღ、供电✿✿ღ、接口✿✿ღ、时序✿✿ღ、性能指标✿✿ღ、

　　如果芯片主要用于通用计算和数据处理✿✿ღ，冯・诺依曼架构可能是一个合适的选择✿✿ღ。如果侧重于高速的数据处理和实时性要求高的应用✿✿ღ，如数字信号处理或一些特定的嵌入式系统✿✿ღ，哈佛架构可能更具优势✿✿ღ。

　　架构师还要确定哪些功能可以用软件实现✿✿ღ，哪些部分需要用硬件实现✿✿ღ。上篇小枣君介绍过IP核✿✿ღ，哪些部分要采购IP核✿✿ღ，哪些部分自己做✿✿ღ，也是由架构师决定的✿✿ღ。

　　针对各模块进行具体的电路设计✿✿ღ。他会使用专门的硬件描述语言（Verilog或VHDL）✿✿ღ，对具体的电路实现进行RTL（Register Transfer Level✿✿ღ，

　　Verilog作为一种常用的硬件描述语言✿✿ღ，能够对电路（系统）进行多层次描述✿✿ღ，包括系统级✿✿ღ、算法级✿✿ღ、寄存器传输级（RTL级）✿✿ღ、门级和开关级✿✿ღ。在数字IC设计流程中✿✿ღ，RTL级描述最为关键和常用✿✿ღ。因此✿✿ღ，Verilog代码也常被称作RTL代码✿✿ღ。

　　需要注意的是✿✿ღ，HDL编码需要结合晶圆厂提供的库（libaray）和器件（device）等基础资源来设计✿✿ღ。有些芯片设计工程师也会基于晶圆厂提供的资源酷游官方网站✿✿ღ，进行底层优化设计✿✿ღ。

　　这一步的仿真验证✿✿ღ，主要包括电路逻辑功能方面的验证✿✿ღ，也就是证明设计的功能是否符合设计规格中的定义✿✿ღ，是否存在逻辑实现错误✿✿ღ。

　　如果发现错误✿✿ღ，就需要返回上一步✿✿ღ，进行修改✿✿ღ，甚至要返回方案设计阶段进行修改✿✿ღ。修改之后✿✿ღ，再重新进行验证✿✿ღ。

　　验证方法包括✿✿ღ：（借助工具）通过在搭建的验证环境中输入激励（就是加输入信号）✿✿ღ，然后看检测输出波形是否和预期一样✿✿ღ，以此来进行判断✿✿ღ。

　　验证仿真的工具主要包括VCS✿✿ღ、Qustasim等EDA工具（进行编译和仿真）✿✿ღ，以及Verdi等工具（进行debug）✿✿ღ。

　　优化✿✿ღ：逻辑综合需要设定约束条件✿✿ღ，也就是希望逻辑综合出来的电路在面积✿✿ღ、时序✿✿ღ、时延等（PPA）目标参数上达到的标准✿✿ღ。优化✿✿ღ，是根据约束条件和工艺库（由晶圆厂提供）参数✿✿ღ，进行逻辑结构调整✿✿ღ，去掉冗余单元✿✿ღ，以此满足要求✿✿ღ。

　　需要注意的是✿✿ღ，不同晶圆厂的工艺库✿✿ღ，门电路基本标准单元（standard cell）的面积✿✿ღ、时序参数是不一样的✿✿ღ。所以✿✿ღ，选用的库不一样✿✿ღ，综合出来的电路在面积✿✿ღ、时序上就不一样✿✿ღ。

　　Static Timing Analysis✿✿ღ，STA）✿✿ღ，也属于验证的范畴✿✿ღ，主要是在时序上对电路进行验证✿✿ღ。

　　具体来说✿✿ღ，是在不提供激励的情况下✿✿ღ，验证设计时序特性✿✿ღ，检查电路是否存在建立时间（setuptime）和保持时间（holdtime）的违例（violation）

　　电子设备由时钟信号驱动✿✿ღ，如果时序存在问题✿✿ღ，各个模块之间的工作节奏就会错乱✿✿ღ，影响各个元件以及整个芯片的工作频率✿✿ღ，进而影响整体性能✿✿ღ。

　　在数字电路中酷游官方网站✿✿ღ，一个寄存器如果出现前面说的违例✿✿ღ，就无法正确采样数据和输出数据宠爱天使破解版✿✿ღ。所以✿✿ღ，以寄存器为基础的数字芯片功能✿✿ღ，就会出现问题✿✿ღ。

　　通过详细的时序分析✿✿ღ，工程师可以更好地控制工程的各个环节✿✿ღ，从而减少延迟✿✿ღ，尽可能地提升芯片的工作频率✿✿ღ。

　　芯片的最高工作频率由网表（netlist）的关键路径决定✿✿ღ。关键路径是网表中信号传播时延的最长路径宠爱天使破解版✿✿ღ。

　　在时序分析的过程中✿✿ღ，我们可以查看目标模块是否满足预设的约束条件✿✿ღ。如果不满足✿✿ღ，分析结果将帮助我们精确地定位到问题点✿✿ღ，并给出详细的改进建议✿✿ღ。

　　时钟信号存在抖动✿✿ღ、偏移和占空比失真等缺陷✿✿ღ。通过时序分析宠爱天使破解版✿✿ღ，我们可以有效地验证这些缺陷对目标模块性能的影响✿✿ღ。

　　在前端设计的最后阶段✿✿ღ，需要完成代码覆盖率的充分性审查✿✿ღ。对于未达到100%覆盖率的情况✿✿ღ，需要给出合理解释✿✿ღ，以确保芯片功能不受影响✿✿ღ。

　　不同的EDA工具✿✿ღ，生成的网表文件的文件格式也不太一样✿✿ღ。例如*.v（Design Compiler✿✿ღ，Synopsys公司）✿✿ღ、*.vh（PKS✿✿ღ，Cadence公司）和*.edf（Synplify

　　现在的芯片都很复杂✿✿ღ，出现问题的话✿✿ღ，往往很难查找原因✿✿ღ。可测试性设计就是为将来找问题进行提前考虑✿✿ღ。

　　Scan-In阶段加载激励信号✿✿ღ，在Capture阶段捕获组合逻辑响应✿✿ღ，最终通过Scan-Out移出比对酷游官方网站✿✿ღ，就能得出结果✿✿ღ。

　　可测性设计技术的基础评价指标包括可控性和可观测性✿✿ღ。具体情况可以另行搜索网上资料✿✿ღ，限于篇幅就不多介绍了✿✿ღ。

　　它需要考虑到元件的尺寸宠爱天使破解版✿✿ღ、形状✿✿ღ、相互之间的间距✿✿ღ，以及连线的长度和宽度等各种复杂因素✿✿ღ。布局的好坏✿✿ღ，直接影响到芯片的信号抗干扰能力✿✿ღ、寄生电容和电感的大小✿✿ღ，决定了芯片的整体性能和可靠性✿✿ღ。

　　好的物理布局✿✿ღ，是要实现空间利用率✿✿ღ、总线长度✿✿ღ、时序的完美平衡宠爱天使破解版✿✿ღ。也就是说✿✿ღ，空间利用率要尽量高✿✿ღ，总线要尽量短酷游官方网站✿✿ღ，时序要尽量收敛✿✿ღ。

　　设计者需要根据电路的功能和性能要求✿✿ღ，以及硅片的尺寸和工艺约束✿✿ღ，来安排电路元件的位置✿✿ღ。例如✿✿ღ，设计者可能需要将高速或者热敏感的电路部分放在芯片的中心位置✿✿ღ，以便获得更好的性能和热分布✿✿ღ。

　　在布局规划的过程中✿✿ღ，同样要紧密结合晶圆厂的资料来✿✿ღ。例如✿✿ღ，晶圆厂提供的PDK（Process Design Kit✿✿ღ，工艺设计套件）✿✿ღ。

　　PDK包含了工艺相关的各种参数和模型✿✿ღ，比如晶体管尺寸✿✿ღ、层间距✿✿ღ、金属氧化层厚度等✿✿ღ，就连线宽宠爱天使破解版✿✿ღ、线距等设计规则都与之相关✿✿ღ。如果脱离PDK✿✿ღ，你设计的东西✿✿ღ，人家根本生产不了✿✿ღ，就是白搭✿✿ღ。

　　前面说了✿✿ღ，时钟信号在数字芯片中起到了全局指挥的作用✿✿ღ。我们在布放时钟线的时候✿✿ღ，需要对称式地连接到各个寄存器单元✿✿ღ，从而使时钟从同一个时钟源到达各个寄存器时✿✿ღ，时钟延迟差异最小✿✿ღ。（

　　这里的布线（Routing）✿✿ღ，就是普通信号布线了✿✿ღ，包括各种标准单元（基本逻辑门电路）之间的走线✿✿ღ。

　　在满足工艺规则和布线层数限制✿✿ღ、线宽✿✿ღ、线间距限制和各线网可靠绝缘的电性能约束条件下✿✿ღ，需要对信号线进行合理规划✿✿ღ，将各单元和I/O pad（输入/输出焊盘管脚）连接起来✿✿ღ。

　　设计者需要根据信号的频率和时序要求✿✿ღ，以及工艺的布线规则✿✿ღ，来安排信号线的路径和层次✿✿ღ。例如✿✿ღ，设计者可能需要使用多层金属线来实现复杂的信号交叉✿✿ღ，或者使用特殊的布线技术来降低信号的传播延迟✿✿ღ。

　　图中酷游官方网站✿✿ღ，我们可以清晰地看到蓝✿✿ღ、红✿✿ღ、绿✿✿ღ、黄等不同色彩的区域✿✿ღ，这些色彩区域分别对应着不同的光掩模版（后面会说✿✿ღ，芯片制造篇也提到过）✿✿ღ。

　　导线本身的电阻✿✿ღ、相邻导线间的互感及耦合电容等因素（寄生参数）✿✿ღ，会在芯片内部引发信号噪声✿✿ღ、串扰和反射等问题✿✿ღ，导致

　　在电路的每个单元位置和各项参数都已确定的情况下✿✿ღ，需要再次进行静态时序分析宠爱天使破解版✿✿ღ，以确保结果的准确性✿✿ღ。

　　它是在物理布局完成后进行✿✿ღ，通过注入实际物理参数（如延时✿✿ღ、寄生效应）✿✿ღ，验证芯片在真实工艺条件下的时序✿✿ღ、功耗及信号完整性✿✿ღ，确保设计可制造且可靠

　　时序验证前面说过✿✿ღ，是检查建立时间（Setup Time）✿✿ღ、保持时间（Hold Time）是否满足✿✿ღ，避免信号竞争✿✿ღ、毛刺等问题✿✿ღ。

　　LVS（Layout vs. Schematic）✿✿ღ：版图对原理图一致性检查✿✿ღ，就是版图与逻辑综合后的门级电路图的对比验证✿✿ღ。

　　DRC（Design Rule Checking）✿✿ღ：版图设计规则检查✿✿ღ，检查连线间距✿✿ღ，连线宽度等是否满足工艺要求✿✿ღ。规则通常都由晶圆厂提供✿✿ღ，确保设计在制造过程中不会出现物理上的问题✿✿ღ，例如短路宠爱天使破解版✿✿ღ、开路✿✿ღ、间距不足等✿✿ღ。

　　ERC（Electrical Rue Checking）✿✿ღ：电气规则检查✿✿ღ，检查短路和开路等电气规则违例✿✿ღ。

　　功耗分析是确保芯片性能（Performance）✿✿ღ、功耗（Power）和面积（Area）（简称PPA）平衡的核心环节✿✿ღ。

　　它其实贯穿于芯片设计的整个流程✿✿ღ，在前面我们也有提到相关流程✿✿ღ。它的两大任务是分析IR drop（电压降）和EM（电迁移）✿✿ღ，防止因此导致的芯片失效✿✿ღ。

　　也就是局部修改单元位置或布线✿✿ღ，解决STA或后仿真发现的违例问题✿✿ღ。通过工程变更✿✿ღ，可以避免重新设计✿✿ღ。

　　对于目前越来越复杂的工艺✿✿ღ，实现签核收敛（即所有检查均通过）变得越来越困难✿✿ღ。这主要是因为多种物理效应（如工艺偏差OCV✿✿ღ、信号完整性SI✿✿ღ、电源完整性PI✿✿ღ、热效应等）之间存在复杂的相互作用✿✿ღ。

　　因此✿✿ღ，签核工具需要具备更精确的建模能力✿✿ღ、更全面的分析功能✿✿ღ，并且常常需要AI的辅助来加速分析和收敛过程✿✿ღ。

　　以上✿✿ღ，就是后端设计的主要流程✿✿ღ。在实际项目中✿✿ღ，其实还包括了附加流程✿✿ღ，例如填充单元插入✿✿ღ，以及随着制造工艺不断演进产生的DFM（可制造性设计）等✿✿ღ。大家有兴趣可以另外研究✿✿ღ。

　　因为在上世纪七八十年代✿✿ღ，芯片的设计数据都是写到磁带或者胶片里传给工厂✿✿ღ。设计团队将数据写入磁带✿✿ღ，叫Tape in✿✿ღ。工厂读取磁带的数据✿✿ღ，叫Tape out✿✿ღ。随着时间的推移✿✿ღ，磁带早已不用了✿✿ღ，但是这个叫法一直沿用了下来✿✿ღ。

　　Ⅱ版图文件✿✿ღ，对涂有光刻胶的空白掩膜版进行非接触式曝光✿✿ღ。这个步骤将照射掩膜版上预先设定的图形区域✿✿ღ，引发光刻胶的光化学反应✿✿ღ。

　　3✿✿ღ、采用铬刻蚀液进行湿法刻蚀✿✿ღ，将暴露的铬层刻蚀掉✿✿ღ，以形成透光区域✿✿ღ。同时✿✿ღ，受光刻胶保护的部分铬层则得以保留✿✿ღ，从而形成不透光区域✿✿ღ。

　　如果成功✿✿ღ，那就congratulations✿✿ღ！如果失败✿✿ღ，就要评估能不能降级使用✿✿ღ。如果不能✿✿ღ，那就要么砸钱重来✿✿ღ，要么宣告放弃✿✿ღ！酷游✿✿ღ，九州ku酷游✿✿ღ，ku酷游登录页✿✿ღ，酷游官网✿✿ღ，九洲KU游备用✿✿ღ，